Considere um decodificador 2:4 com entrada de habilitação, cuja tabela de funcionamento está apresentada abaixo:
Esse circuito pode ser descrito em VHDL da forma como segue:
library ieee;
use ieee.std_logic_1164.all;
entity decod_1x4 is
port (
en, b1, b0 : in std_logic;
e3, e2, e1, e0 : out std_logic
) ;
end decod_1x4 ;
architecture arch of decod_1x4 is
begin
e0 <= en and (not b1) and (not b0);
e1 <= en and (not b1) and (b0);
e2 <= en and (b1) and (not b0);
e3 <= en and (b1) and (b0);
end arch;